Dizajn čipova jedan je od razvojnih prioriteta svake zemlje, a širenje kineske industrije dizajna čipova pomoći će smanjiti ovisnost moje zemlje o stranim čipovima. U prethodnim člancima urednik je jednom predstavio tijek dizajna čipova i izglede dizajna čipa. U ovom članku urednik će vam predstaviti stvarno poglavlje o dizajnu čipa - optimizaciju i realizaciju potrošnje energije stabla sata u dizajnu RFID čipa.
1 Pregled
UHF RFID je UHF čip za identifikaciju radio frekvencija. Čip usvaja način pasivnog napajanja: nakon primanja energije nosača, RF prednja jedinica generira Vdd signal napajanja za opskrbu cijelog čipa za rad. Zbog ograničenja sustava napajanja, čip ne može generirati veliki trenutni pogon, pa je dizajn male snage postao glavni napredak u procesu razvoja čipa. Kako bi dio digitalnog sklopa proizveo što manje potrošnje energije, u procesu dizajniranja digitalnog logičkog sklopa, pored pojednostavljenja strukture sustava (jednostavne funkcije, sadrži samo modul za kodiranje, modul za dekodiranje, modul za generiranje slučajnih brojeva, sat , reset modul, upravljačka jedinica memorije Kao i cjelokupni upravljački modul), i asinhroni dizajn kruga prihvaćen je u dizajnu nekih krugova. U ovom smo procesu vidjeli da, budući da stablo sata troši velik dio potrošnje energije digitalne logike (oko 30% ili više), smanjenje potrošnje energije stabla sata postalo je i smanjenje potrošnje energije računala digitalna logika i snaga cijelog čipa s oznakama. Važan korak za potrošnju.
2 Sastav snage čipa i metode za smanjenje potrošnje energije
2.1 Sastav potrošnje energije
Slika 1 Sastav potrošnje energije čipa
Dinamična potrošnja energije uglavnom uključuje potrošnju energije kratkog spoja i preokretnu energiju, što su glavne komponente potrošnje energije ovog dizajna. Potrošnja energije kratkog spoja je unutarnja potrošnja energije, koja je uzrokovana trenutnim kratkim spojem uzrokovanim uključivanjem P cijevi i N cijevi u određenom trenutku u uređaju. Potrošnja energije za promet uzrokovana je punjenjem i pražnjenjem nosivosti na izlazu CMOS uređaja. Potrošnja energije propuštanja uglavnom uključuje potrošnju energije uzrokovanu propuštanjem ispod praga i propuštanjem vrata.
Danas su dva najvažnija izvora potrošnje energije: pretvorba kapaciteta i propuštanje ispod praga.
2.2 Glavne metode za smanjenje potrošnje energije
Slika 2 Glavne metode za smanjenje potrošnje energije čipa
2.2.1 Smanjite napon napajanja Vdd
Otok napona: Različiti moduli koriste različite napone napajanja.
Skaliranje napona na više razina: U istom modulu postoji više izvora napona. Prebacujte se između ovih izvora napona prema različitim primjenama.
Dinamičko skaliranje frekvencije napona: Nadograđena verzija "višestepenog podešavanja napona", koja dinamički podešava napon prema radnoj frekvenciji svakog modula.
Prilagodljivo skaliranje napona: Nadograđena verzija DVFS-a koja koristi povratni krug koji može nadzirati ponašanje kruga za prilagodbu napona.
Krug ispod praga (dizajn je teži i još uvijek ostaje u opsegu akademskog istraživanja)
2.2.2 Smanjiti frekvenciju f i stopu prometa A
Optimizacija koda (izdvajanje uobičajenih čimbenika, ponovna upotreba resursa, izolacija operanda, serijski rad na smanjenju vršne potrošnje energije, itd.)
Satovi od vrata
Višečasovna strategija
2.2.3 Smanjiti nosivost (CL) i veličinu tranzistora (Wmos)
Smanjite sekvencijalne jedinice
Smanjenje površine usitnjenja i razmjera
Nadogradnja procesa
2.2.4 Smanjiti struju curenja Ileak
Napon praga upravljanja (napon praga) (napon praga ↑ struja curenja ↓ ako se koriste MTCMOS, VTCMOS, DTCMOS)
Kontrolirajte napon na vratima (napon na ulazu) (kontrolirajući napon na izvoru vrata za kontrolu struje curenja)
Sklop tranzistora (redno povežite suvišne tranzistore, povećajte otpor radi smanjenja struje curenja)
Zaštićeno napajanje (napajanje ili PSO) (kada modul ne radi, isključite napajanje kako biste učinkovito smanjili struju curenja)
3 Optimizacija potrošnje energije stabla sata u RFID čipu
Kada čip radi, velik dio potrošnje energije nastaje zbog prometa satne mreže. Ako je mreža sata velika, gubitak snage uzrokovan ovim dijelom bit će vrlo velik. Među mnogim tehnologijama male snage, zatvoreni sat ima najsnažniji učinak suzdržavanja na preklopnu i unutarnju potrošnju energije. U ovom dizajnu kombinacija tehnologije višesatnog zaslona s ugrađenim satom i posebne strategije optimizacije stabla sata štedi velik dio potrošnje energije. Ovaj projekt koristio je niz optimizacijskih strategija za potrošnju energije u logičkom dizajnu i isprobao neke metode u pozadinskoj sintezi i fizičkom dizajnu. Kroz nekoliko optimizacija napajanja i ponavljanja na prednjim i stražnjim krajevima, pronađeni su dizajn logičkog koda i minimalna potrošnja energije Integrirani pristup.
4.1 Ručno dodajte ovjeravanje sata u RTL fazi
Slika 3 Shematski dijagram zatvorenog sata
modul data_reg (En, Data, clk, out)
ulaz En, clk;
ulaz [7: 0] Podaci;
izlaz [7: 0] izlaz;
uvijek @ (posedge clk)
if (En) out = Podaci;
endmodule
Svrha ove faze je uglavnom dvojaka: prva je dodati zatvorenu satnu jedinicu za kontrolu stope obrta i razumnije smanjenje dinamičke potrošnje energije prema vjerojatnosti za obrtanje takta svakog modula. Druga je stvaranje mreže satova s uravnoteženom strukturom što je više moguće. Može se zajamčiti da se u fazi sinteze pozadinskog stabla sata mogu dodati neki odbojnici sata kako bi se smanjila potrošnja energije. Jedinica ICG (Integrirano povezivanje) u knjižnici ćelija ljevaonice može se izravno koristiti u stvarnom dizajnu koda.
4.2 Alati u fazi sinteze umetnuti su u integrirani ulaz
Slika 4 Umetanje zasuna tijekom sinteze logike
#Postavite opcije za uređenje sata, zadana vrijednost max_fanout je neograničena
set_clock_gating_style -sljednički_zaključak ćelije \
-positive_edge_logic {integrirano} \
-control_point prije \
-omogući skeniranje_kontrole_signala
# Stvorite uravnoteženije stablo sata umetanjem "uvijek omogućenih" ICG-ova
postavi power_cg_all_registers true
postavi power_remove_redundant_clock_gates true
read_db dizajn.gtech.db
current_design vrh
link
dizajn izvora.cstr.tcl
#Umetnite prolaz sata
umetnuti_sat_svjeta
sastaviti
# Generirajte izvješće o umetnutom uređenju sata
prijava_sat_svjeta
Svrha ove faze je korištenje integriranog alata (DC) za automatsko umetanje zatvorene jedinice kako bi se dodatno smanjila potrošnja energije.
Treba imati na umu da su postavke parametara za umetanje ICG-a, kao što je maksimalni izlaz ventilatora (što je veći izlaz ventilatora, to više uštede energije, što je uravnoteženiji ventil, manji iskorak, ovisno o dizajnu, kako je prikazano na slici) i postavka parametra minimum_bitwidth Pored toga, potrebno je umetnuti normalno otvoreni ICG za složenije strukture upravljanja vratima kako bi struktura satne mreže bila uravnoteženija.
4.3 Optimizacija potrošnje energije u fazi sinteze stabla sata
Slika 5 Usporedba dviju struktura stabla sata (a): višerazinski tip dubine; (b): stan na nekoliko razina
Prvo predstavite utjecaj sveobuhvatnih parametara stabla sata na strukturu stabla sata:
Nagib: Nagib sata, sveukupni cilj stabla sata.
Kašnjenje umetanja (latencija): Ukupno kašnjenje putanje sata, koje se koristi za ograničavanje povećanja broja razina stabla sata.
Max taranstion: Maksimalno vrijeme pretvorbe ograničava broj međuspremnika koje može pokretati međuspremnik prve razine.
Max Capacitance Max Fanout: Maksimalni kapacitet opterećenja i maksimalni izbacivanje ograničavaju broj međuspremnika koje može pokretati međuspremnik prve razine.
Konačni cilj sinteze stabla sata u općem dizajnu je smanjiti iskrivljenost sata. Povećavanjem broja razina i smanjenjem svake razine obožavanja uložit će se više međuspremnika i točnije uravnotežiti kašnjenje svake putanje sata kako bi se dobio manji iskorak. Ali za dizajn male snage, posebno kada je frekvencija takta niska, vremenski zahtjevi nisu jako visoki, pa se nada da se razmjeri stabla sata mogu smanjiti kako bi se smanjila dinamička potrošna snaga komutacije uzrokovana stablom sata. Kao što je prikazano na slici, smanjenjem broja razina stabla sata i povećanjem ventilacije, veličina stabla sata može se učinkovito smanjiti. Međutim, zbog smanjenja broja međuspremnika, stablo sata s manjim brojem razina od stabla sata na više razina Samo otprilike uravnotežite kašnjenje svake putanje sata i dobit ćete veći iskorak. Vidljivo je da s ciljem smanjenja razmjera stabla sata, sinteza stabla sata male snage ide na štetu povećanja određenog nagiba.
Konkretno za ovaj RFID čip koristimo TSMC 0.18um CMOS LOGIC / MS / RF postupak, a frekvencija takta je samo 1.92M, što je vrlo nisko. U ovom trenutku, kada se sat koristi za sintezu stabla sata, niski sat služi za smanjenje razmjera stabla sata. Sinteza stabla sata potrošnje energije uglavnom postavlja ograničenja iskrivljenosti, latencije i tranzita. Budući da će ograničavanje odbacivanja povećati broj razina stabla takta i povećati potrošnju energije, ova vrijednost nije postavljena. Zadana vrijednost u knjižnici. U praksi smo koristili 9 različitih ograničenja stabla sata, a ograničenja i sveobuhvatni rezultati prikazani su u tablici 1.
5 Zaključak
Kao što je prikazano u Tablici 1., općeniti je trend da je što je veći ciljni iskrivljenost manja konačna veličina stabla sata, to je manji broj međuspremnika stabla sata i manja odgovarajuća dinamička i statička potrošnja energije. Ovo će spasiti stablo sata. Svrha konzumacije. Može se vidjeti da se kada je ciljni iskorak veći od 10 ns, potrošnja energije u osnovi ne mijenja, ali velika vrijednost iskrivljenosti dovest će do pogoršanja vremena zadržavanja i povećanja broja međuspremnika umetnutih prilikom popravljanja vremena, tako da treba napraviti kompromis. Iz grafikona su preferirana rješenja Strategija 5 i Strategija 6. Osim toga, kada se odabere optimalna postavka iskrivljenosti, također možete vidjeti da je veća vrijednost prijelaza Max, niža konačna potrošnja energije. To se može shvatiti kao što je dulje vrijeme prijelaza signala takta manje, potrebna energija. Uz to, postavka ograničenja kašnjenja može se povećati što je više moguće, a njegova vrijednost malo utječe na konačni rezultat potrošnje energije.
Naš drugi proizvod:
