Posljednjih godina, s naglim razvojem računala, digitalnih mreža i televizijskih tehnologija, potražnja ljudi za visokokvalitetnim televizijskim slikama nastavila se povećavati, a radijska i televizijska industrija u mojoj zemlji brzo su se razvijale i brzo razvijale. Satelitsko emitiranje digitalne televizije, koje je pokrenuto prije četiri godine, sada je zauzelo značajno mjesto. Digitalno video snimanje, digitalni specijalni efekti, sustavi nelinearnog uređivanja, virtualni studiji, vozila za digitalno emitiranje, mrežni nizovi tvrdih diskova i robotski sustavi digitalne reprodukcije uzastopno su ušli u CCTV te pokrajinske i općinske TV postaje. Standardna digitalna TV visoke rezolucije SDTV/HDTV navedena je kao veliki nacionalni projekt znanstvenoistraživačke industrije, a pilot emitiranje provedeno je na Središnjem radijskom i televizijskom tornju. Trenutno se intenzivno promiče produkcija programa digitalne televizije u mojoj zemlji i zemaljsko emitiranje digitalne televizije, a "jedanaesti petogodišnji plan" bit će pripremno razdoblje za cjelokupni pomak digitalne televizije moje zemlje i važna faza tranzicije emitiranja i televizijskog sustava od analognog do digitalnog.
Ovaj je dizajn osmišljen kako bi se nosio s ovim trendom i zadovoljio ogromnu tržišnu potražnju za višekanalnom opremom za optički prijenos digitalnih video signala ASI/SDI. To je optička prijenosna oprema koja koristi tehnologiju multipleksiranja s vremenskom podjelom za istodobni prijenos dva ASI/SDI digitalna video signala u optičkom vlaknu. Ovaj dizajn može postaviti čvrste temelje za razvoj brže brzine asinhronog digitalnog signala za prijenos signala u budućnosti.
1. Plan implementacije sustava
Serijski signal ASI/SDI preoblikuje krug izjednačavanja i pretvara u skup diferencijalnih signala; tada se sat u signalu izdvaja kroz krug za oporavak sata za uporabu u sljedećem dekodiranju i sinkronizaciji signala; nakon prolaska kroz krug dekodiranja, serijski signal velike brzine pretvara se u paralelni signal niske brzine kako bi se pripremio za sljedeći proces električnog multipleksiranja; konačno, asinkroni signal se sinkronizira s lokalnim električnim satom multipleksiranja podešavanjem FIFO kruga, čime se ostvaruje lokalno električno multipleksiranje; Zatim se putem električne/optičke konverzije optičkog modula prenosi na prijemni kraj. Nakon primanja signala, prijemni kraj prolazi kroz niz inverznih sklopova pretvaranja kako bi obnovio izvorni ASI/SDI serijski signal kako bi dovršio cijeli proces prijenosa.
U ovom dizajnu, tehnologija multipleksiranja ASI/SDI signala ključ je cijele tehničke veze. Budući da je brzina signala ASI/SDI potrebna za multipleksiranje napajanja u projektu vrlo visoka, standardna brzina doseže 270 Mbit/s, a ne radi se o homolognom multipleksiranju signala, teško je i neekonomično izravno multipleksirati signal te je potrebno najprije obnoviti. Sat svakog signala pretvara serijski signal velike brzine u paralelni signal niske brzine, a zatim prilagođava brzinu takta svakog signala kroz krug FIFO čipa radi postizanja sinkronizacije s lokalnim satom, a zatim multipleksira dva električna signala kroz programabilni čip, a zatim ostvarite multipleksni prijenos s vremenskom podjelom. Tek nakon ove serije postupaka obrade signala može se ostvariti glatki proces demultipleksiranja na prijemnom kraju, što je ujedno i glavna tehnička točka dizajna.
Osim toga, problem je i zaključavanje električnog multipleksiranja. Što je više signalnih kanala, veća je brzina, teže ju je zaključati i veći su tehnički zahtjevi za izgled PCB ploče. Ovaj se problem može vrlo dobro riješiti različitim tretmanima, kao što je razumno postavljanje različitih komponenti i znanstveno filtriranje nereda.
2. Krug hardvera
U ovom dizajnu glavna je uporaba najnoviji snažan i stabilan digitalni video čipset tvrtke National Semiconductor. Čip za dekodiranje i serijsku/paralelnu konverziju je CLC011; čip za kodiranje i paralelnu/serijsku konverziju je CLC020; čip za oporavak sata je LMH0046; adaptivni čip za izjednačavanje kabela je CLC014; CPLD čip je LC4256V iz LATTICE; FIFO čip je IDT72V2105 iz IDT -a.
Izravnavajući dio procesa obrade kruga prikazan je na slici 2. Sa slike 2 vidljivo je da se jednostruki ulazni serijski signal ASI/SDI preoblikuje nakon prolaska kroz krug izjednačavanja i pretvara u skup diferencijalnih signala, što je spreman za kasniji proces oporavka sata. Nakon prolaska kruga izjednačavanja, kvaliteta signala se uvelike poboljšava, te se uspoređuju valni oblici ulaznog i izlaznog signala kako je prikazano na slici 3.
Slika 2 Uravnotežujući dio procesa obrade kola
Slika 3 Usporedba valnog oblika kruga izjednačavanja
Dio obnavljanja takta procesa obrade kruga prikazan je na slici 4. Iz slike 4 može se vidjeti da je način rada čipa ispravno postavljen, lokalno je predviđeno 27M takta za korištenje čipa za oporavak sata, uravnotežene visoke -diferencijalni signal brzine ulazi u čip, a serijski signal se oporavlja nakon obrade čipa Satni signal u njemu koristi sljedeći dekodirajući dio kruga. U isto vrijeme, čip također može podržati oporavak takta za signale visoke definicije.
Slika 4 Dio za oporavak sata procesa obrade kola
Postupak dekodiranja dijela kruga prikazan je na slici 5. Sa slike 5 može se vidjeti da se serijski sat i serijski podaci koje je čip za oporavak takta oporavio unose u dekodirajući čip, nakon serijske/paralelne konverzije, 10-bitni paralelni podaci i paralelni sat od 27 M izlaze za pripremu sata za sljedeći FIFO krug Prilagodite uporabu. Vremenski dijagram signala u svakom načinu rada prikazan je na slici 6.
Slika 5 Dekodiranje dijela procesa obrade kola
Slika 6 Vremenski dijagram signala svakog načina rada
FIFO dio procesa obrade kruga prikazan je na slici 7. Među njima sat za čitanje koristi 27M paralelni sat koji je obnovio krug za kodiranje, a sat za pisanje koristi lokalni 27M sat. 10-bitni paralelni signal koji prolazi kroz FIFO sinkroniziran je s lokalnim satom prilagođavanjem radi pripreme za sljedeći ulaz u CPLD za električno multipleksiranje. Postupak električnog multipleksiranja CPLD-a je sljedeći, među kojima je 2BP-S postupak multipleksiranja, a 2BS-P postupak demultipleksiranja.
Slika 7 FIFO dio procesa obrade kola
Arhitektura SHEMATSKA od 2BP-S je
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_25: std_logic;
Signal N_12: std_logic;
Signal N_13: std_logic;
Signal N_15: std_logic;
Signal N_16: std_logic;
Signal N_17: std_logic;
Signal N_21: std_logic;
Signal N_22: std_logic;
Signal N_23: std_logic;
Signal N_24: std_logic;
Početi
I30: G_D karta porta (CLK => N_25, D => N_13, Q => N_22);
I29: G_D karta porta (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Karta porta (I => N_22, O => Q0);
I33: G_OUTPUT Karta porta (I => N_23, O => Q1);
I2: G_INPUT Karta porta (I => CLK, O => N_25);
I7: G_INPUT Karta porta (I => A, O => N_12);
I8: G_INPUT Karta porta (I => LD, O => N_21);
I6: G_INPUT Karta porta (I => B, O => N_15);
I12: G_2OR Karta porta (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 Karta porta (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Karta ulaza (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Karta ulaza (A => N_21, B => N_15, Y => N_17);
Kraj SCHEMATIC;
Arhitektura SHEMATSKA od 2BS-P je
SIGNAL gnd: std_logic: = '0';
SIGNAL vcc: std_logic: = '1';
Signal N_5: std_logic;
Signal N_1: std_logic;
Signal N_3: std_logic;
Signal N_4: std_logic;
Početi
I8: G_OUTPUT Karta porta (I => N_4, O => Q0);
I1: G_OUTPUT Karta porta (I => N_5, O => Q1);
I2: G_INPUT Karta porta (I => CLK, O => N_3);
I3: G_INPUT Karta porta (I => SIN, O => N_1);
I7: G_D karta porta (CLK => N_3, D => N_4, Q => N_5);
I4: G_D karta porta (CLK => N_3, D => N_1, Q => N_4);
Kraj SCHEMATIC;
Kodirajući dio procesa obrade kruga prikazan je na slici 8. Nakon primanja podataka, prijemni optički modul oporavlja paralelne podatke i sinkroni sat kroz program demultipleksiranja CPLD-a, a zatim oporavlja izvorni brzi serijski signal putem krug čipa za kodiranje, koji konačno emitira prijenosni uređaj nakon pokretanja čipom upravljačkog programa kabela. Dovršite cijeli postupak prijenosa. Među njima je niz signala dijela kodirajućeg kruga prikazan na slici 9.
Slika 8 Kodni dio procesa obrade kola
Slika 9 Vremenski dijagram signala kruga kodiranja
3. zaključne riječi
Dizajn asinkrone ASI/SDI signalne opreme za električno multipleksiranje optičkog prijenosa zasnovane na CPLD-u koristi najnoviju tehnologiju električnog multipleksiranja/demultipleksiranja signala ASI/SDI signala, koja može realizirati prijenos dva signala s vremenskom podjelom, zamjenjujući prethodnu multipleksiranje s valnom podjelom Tehnologija višekanalni asinkroni način prijenosa signala temeljen na velikoj mjeri štedi troškove proizvodnje i dodatno poboljšava tržišnu konkurentnost proizvoda.
Naš drugi proizvod:
